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近日，PCI-SIG正式發(fā)布PCIe 8.0標(biāo)準(zhǔn)，將數(shù)據(jù)傳輸速率推高至256GT/s，再次實(shí)現(xiàn)帶寬翻倍，這無(wú)疑是PCIe技術(shù)發(fā)展歷程中的又一里程碑。

從串行總線革命到每秒256GT的速度突破，PCIe技術(shù)用20余年時(shí)間重構(gòu)計(jì)算機(jī)數(shù)據(jù)傳輸格局。在如今的技術(shù)矩陣中，PCIe憑借其特性優(yōu)勢(shì)與獨(dú)特定位，不僅是連接主板與各類擴(kuò)展卡的橋梁，更在數(shù)據(jù)中心、云計(jì)算、高性能計(jì)算等領(lǐng)域肩負(fù)著數(shù)據(jù)高速流轉(zhuǎn)的重任。

回顧這一發(fā)展歷程，一系列值得深思的問(wèn)題浮現(xiàn):

• PCIe技術(shù)如何歷經(jīng)二十余載風(fēng)雨洗禮，在迭代之路上一路狂飆？

• PCIe在眾多專用互聯(lián)技術(shù)的沖擊下，如何占據(jù)行業(yè)核心地位？

• 站在技術(shù)革新的十字路口，PCIe又將如何突破桎梏、迭代演進(jìn)，為未來(lái)計(jì)算架構(gòu)開辟全新的想象空間？

尤其是在高速互聯(lián)技術(shù)不斷演進(jìn)的當(dāng)下，我們需要深入剖析PCIe的發(fā)展脈絡(luò)，及其獨(dú)特定位與邊界，探尋其中的答案。

從PCI到PCIe，突破傳統(tǒng)互聯(lián)桎梏

PCIe全稱為Peripheral Component Interconnect Express，最初由Intel在2001年提出，是一種高速串行計(jì)算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)，用于連接主板和高速外圍設(shè)備，后續(xù)交由PCI-SIG認(rèn)證后，該標(biāo)準(zhǔn)被命名為“PCI-Express”，簡(jiǎn)稱“PCIe”，旨在替代舊的PCI、PCI-X和AGP總線標(biāo)準(zhǔn)。

在PCIe誕生之前，計(jì)算機(jī)主要依賴于并行總線技術(shù)進(jìn)行內(nèi)部數(shù)據(jù)傳輸。最具代表性的并行總線技術(shù)是PCI。PCI總線在1992年由Intel推出，旨在解決早期ISA和VLB總線的速度和兼容性問(wèn)題。PCI總線能夠支持多個(gè)設(shè)備共享數(shù)據(jù)路徑，最大帶寬為133 MB/s，這在當(dāng)時(shí)已經(jīng)非常高效。

然而，隨著計(jì)算機(jī)硬件性能的不斷提升，PCI總線的局限性逐漸顯現(xiàn)。并行傳輸方式導(dǎo)致信號(hào)衰減嚴(yán)重，時(shí)鐘同步變得困難，限制了傳輸速度的進(jìn)一步提升。這些因素推動(dòng)了對(duì)PCIe新型總線技術(shù)的需求。

圖源:FMS

作為現(xiàn)代計(jì)算平臺(tái)的核心互聯(lián)技術(shù)，PCIe憑借串行總線架構(gòu)實(shí)現(xiàn)了對(duì)傳統(tǒng)PCI并行總線的全面革新。相較于并行傳輸模式，PCIe通過(guò)三大核心特性突破了傳統(tǒng)技術(shù)的局限:

• 串行通信機(jī)制:以串行傳輸替代并行架構(gòu)，從物理層減少信號(hào)干擾，顯著提升數(shù)據(jù)傳輸效率與有效距離；

• 點(diǎn)對(duì)點(diǎn)連接設(shè)計(jì):每個(gè)外設(shè)通過(guò)獨(dú)立鏈路直接對(duì)接根復(fù)合體，消除總線競(jìng)爭(zhēng)瓶頸，實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)闹苯有耘c高效性；

• 可擴(kuò)展帶寬能力:支持通過(guò)通道數(shù)量線性擴(kuò)展帶寬，靈活匹配不同設(shè)備的性能需求。

這些技術(shù)特性不僅為顯卡、存儲(chǔ)設(shè)備、網(wǎng)卡等外設(shè)提供了遠(yuǎn)超傳統(tǒng)PCI的傳輸帶寬與更低延遲，更通過(guò)高效資源調(diào)度降低系統(tǒng)占用，成為支撐當(dāng)代計(jì)算機(jī)硬件高速互聯(lián)的核心技術(shù)基石，深刻影響著整個(gè)計(jì)算系統(tǒng)的架構(gòu)設(shè)計(jì)與性能優(yōu)化方向。

圖源:信維智算

隨著PCIe技術(shù)的不斷發(fā)展和應(yīng)用，至今已歷經(jīng)多代迭代升級(jí)，已發(fā)展為現(xiàn)代計(jì)算機(jī)硬件互聯(lián)的核心技術(shù)，精準(zhǔn)適配了當(dāng)代計(jì)算平臺(tái)對(duì)帶寬持續(xù)增長(zhǎng)的需求, 其會(huì)員公司數(shù)量截止2024年12月已達(dá)1000家。

速率狂飆20年:

PCIe 1.0到8.0的迭代之路

自2003年發(fā)布首個(gè)版本以來(lái)，PCIe發(fā)展至今已經(jīng)從最初的1.0升級(jí)到了8.0，經(jīng)歷了多次重要迭代，數(shù)據(jù)傳輸速率和性能不斷提升。

首先我們介紹一下PCIe標(biāo)準(zhǔn)的演進(jìn)歷史以及各代PCIe標(biāo)準(zhǔn)之間的主要差異:

PCIe 1.0:

串行互聯(lián)起點(diǎn)，2.5GT/s開啟總線革命

作為PCI Express技術(shù)的首個(gè)標(biāo)準(zhǔn)，PCIe 1.0于2003年由PCI-SIG正式推出，標(biāo)志著從傳統(tǒng)PCI總線向串行互聯(lián)架構(gòu)的轉(zhuǎn)型。

PCIe 1.0單通道傳輸速率為2.5GT/s，采用8b/10b編碼，單通道帶寬約250MB/s。相較于并行PCI總線，PCIe 1.0通過(guò)點(diǎn)對(duì)點(diǎn)串行鏈路設(shè)計(jì)，大幅降低了信號(hào)干擾，提升了數(shù)據(jù)傳輸?shù)姆€(wěn)定性與效率。這一帶寬遠(yuǎn)超PCI，總線的速度得到了顯著提升。

2005年推出的PCIe 1.1版本對(duì)規(guī)范細(xì)節(jié)進(jìn)行澄清與優(yōu)化，未改變核心速率，為后續(xù)迭代奠定了兼容性基礎(chǔ)，成為早期顯卡、網(wǎng)卡等外設(shè)的主流連接標(biāo)準(zhǔn)。

PCIe 2.0:速率翻倍與兼容性延續(xù)

隨著技術(shù)的進(jìn)步，2007年初PCIe 2.0正式發(fā)布。

PCIe 2.0在PCIe 1.x的基礎(chǔ)上實(shí)現(xiàn)了傳輸性能的跨越式提升，每通道速率從2.5GT/s翻倍至5GT/s，單通道帶寬提升至500MB/s，x16配置下總吞吐量達(dá)8 GB/s。

PCIe 2.0標(biāo)準(zhǔn)在技術(shù)上延續(xù)了串行鏈路架構(gòu)，通過(guò)優(yōu)化信號(hào)完整性設(shè)計(jì)，在保持與前代設(shè)備完全向后兼容的同時(shí)，滿足了高清顯卡、高速存儲(chǔ)等外設(shè)對(duì)帶寬增長(zhǎng)的需求。

這一版本的普及推動(dòng)了消費(fèi)電子與服務(wù)器領(lǐng)域的硬件升級(jí)，成為PCIe技術(shù)從起步走向成熟的關(guān)鍵節(jié)點(diǎn)。

PCIe 3.0:

CTLE技術(shù)為高性能顯卡與SSD鋪路

2010年11月，幾經(jīng)延遲的PCIe 3.0標(biāo)準(zhǔn)正式發(fā)布，標(biāo)志著PCIe技術(shù)進(jìn)入高效傳輸新階段。該版本實(shí)現(xiàn)了每通道8GT/s的傳輸速率，單通道帶寬提升至約1GB/s，同時(shí)開始使用更高效的128b/130b編碼方案來(lái)優(yōu)化傳輸效率，并保持了與PCIe 2.0在軟件及機(jī)械接口上的完全兼容。

為支撐高頻傳輸需求，PCIe 3.0引入接收端連續(xù)時(shí)間線性均衡等先進(jìn)信號(hào)處理技術(shù)，配合發(fā)送器去加重機(jī)制與接收器均衡設(shè)計(jì)，有效補(bǔ)償高頻信號(hào)衰減，顯著提升了信號(hào)完整性。此外，其通過(guò)協(xié)議棧優(yōu)化降低傳輸延遲，并升級(jí)電源管理機(jī)制實(shí)現(xiàn)精細(xì)化功耗控制，可同時(shí)滿足移動(dòng)設(shè)備與數(shù)據(jù)中心的能效需求。

作為2010年代消費(fèi)級(jí)與企業(yè)級(jí)硬件的主流互聯(lián)標(biāo)準(zhǔn)，PCIe 3.0為高性能顯卡、SSD等設(shè)備提供了充足帶寬支撐，推動(dòng)了計(jì)算平臺(tái)性能的整體躍升。

PCIe 4.0:解鎖NVMe SSD滿速潛能，

推動(dòng)消費(fèi)級(jí)市場(chǎng)普及

2017年，PCIe 4.0標(biāo)準(zhǔn)問(wèn)世，實(shí)現(xiàn)了傳輸速率的再次翻倍，每通道速率達(dá)16GT/s，單通道帶寬約2GB/s，編碼方案延續(xù)高效的128b/130b格式。同時(shí)，技術(shù)上延續(xù)前代信號(hào)完整性優(yōu)化思路，通過(guò)增強(qiáng)均衡算法與時(shí)鐘同步機(jī)制，配合計(jì)時(shí)器擴(kuò)展通道范圍的設(shè)計(jì)，有效優(yōu)化長(zhǎng)距離信號(hào)傳輸穩(wěn)定性，為高速率下的鏈路可靠性提供核心支撐。

作為首個(gè)全面支持NVMe SSD滿速運(yùn)行的PCIe版本，PCIe 4.0的高帶寬能力顯著釋放了存儲(chǔ)性能潛力，同時(shí)為高性能計(jì)算、數(shù)據(jù)中心AI加速等場(chǎng)景的高帶寬需求提供了關(guān)鍵支撐。該標(biāo)準(zhǔn)由AMD銳龍3000系列CPU率先大規(guī)模采用，憑借對(duì)前代設(shè)備的完全向后兼容性實(shí)現(xiàn)平滑過(guò)渡，快速推動(dòng)其在消費(fèi)級(jí)與企業(yè)級(jí)市場(chǎng)的普及，成為連接SSD、GPU等高速外設(shè)的核心互聯(lián)標(biāo)準(zhǔn)。

PCIe 5.0:

三大技術(shù)革新，核心性能持續(xù)提升

自PCIe 4.0推出后，技術(shù)迭代節(jié)奏顯著加快。

圖源:PCI-SIG

PCI-SIG于2019年5月正式發(fā)布PCIe 5.0規(guī)范，在保持與前代技術(shù)向后兼容的基礎(chǔ)上，實(shí)現(xiàn)傳輸速率的翻倍提升，達(dá)到32GT/s，單通道帶寬提升至約4GB/s，通過(guò)x16配置可實(shí)現(xiàn)128GB/s的吞吐量，足以支撐數(shù)據(jù)中心400GE網(wǎng)絡(luò)的高速傳輸需求。

作為PCIe 4.0的擴(kuò)展性升級(jí)，PCIe 5.0延續(xù)了成熟的技術(shù)框架，采用與前代相同的Tx/Rx測(cè)試方法及基于“眼睛”寬度和高度的接收器應(yīng)力抖動(dòng)校準(zhǔn)機(jī)制，僅通過(guò)針對(duì)性的電氣優(yōu)化實(shí)現(xiàn)性能躍升。

PCIe 5.0核心技術(shù)革新體現(xiàn)在三方面:

• 新增均衡旁路模式，支持從 2.5 GT/s 直接切換至 32 GT/s 的鏈路訓(xùn)練，大幅縮短設(shè)備初始化時(shí)間，為高速鏈路均衡測(cè)試提供高效路徑；

• 通過(guò)通道裕度調(diào)整和信號(hào)均衡技術(shù)的優(yōu)化，有效降低長(zhǎng)距離傳輸?shù)男盘?hào)損失，提升鏈路穩(wěn)定性；

• 在速率提升的同時(shí)實(shí)現(xiàn)延遲降低，配合低功耗設(shè)計(jì)，完美適配人工智能、機(jī)器學(xué)習(xí)等數(shù)據(jù)密集型工作負(fù)載的性能需求。

整體而言，PCIe 5.0的規(guī)格演進(jìn)聚焦于核心性能提升，僅在信號(hào)完整性增強(qiáng)和高速傳輸支持等關(guān)鍵領(lǐng)域進(jìn)行針對(duì)性調(diào)整，以最小化的技術(shù)改動(dòng)實(shí)現(xiàn)了傳輸效率的跨越式提升。

PCIe 6.0:重新定義數(shù)據(jù)傳輸效率邊界

2022年1月，PCI-SIG正式發(fā)布PCIe 6.0規(guī)范，標(biāo)志著高速互聯(lián)技術(shù)進(jìn)入全新發(fā)展階段。

作為PCIe技術(shù)演進(jìn)中的里程碑版本，PCIe 6.0首次引入脈沖幅度調(diào)制 PAM4信號(hào)編碼，在保持信道帶寬不變的前提下，實(shí)現(xiàn)了傳輸速率的翻倍突破，單通道數(shù)據(jù)速率提升至64GT/s，對(duì)應(yīng)單通道帶寬達(dá)8GB/s，通過(guò)x16配置可提供256GB/s的總吞吐量，足以支撐數(shù)據(jù)中心800GE網(wǎng)絡(luò)的高速傳輸需求。

PCIe 6.0的核心技術(shù)革新體現(xiàn)在物理層升級(jí)、邏輯層革新以及兼容性與可靠性等多維度的優(yōu)化:

• 物理層升級(jí):采用PAM4調(diào)制技術(shù)替代傳統(tǒng)NRZ編碼，通過(guò)四電平信號(hào)傳輸實(shí)現(xiàn)相同符號(hào)率下的帶寬翻倍，同時(shí)引入前向糾錯(cuò)機(jī)制，有效補(bǔ)償高速傳輸中的信號(hào)損耗，保障數(shù)據(jù)完整性；

• 邏輯層革新:引入流量控制單元編碼，將數(shù)據(jù)封裝為固定大小的256B傳輸單元，替代前代的128B/130B編碼和DLLP開銷，顯著提升事務(wù)層數(shù)據(jù)包(TLP)的傳輸效率；

• 兼容性與可靠性:延續(xù)向后兼容設(shè)計(jì)，同時(shí)通過(guò)Retimer信號(hào)重構(gòu)、動(dòng)態(tài)鏈路均衡調(diào)校等技術(shù)優(yōu)化，在提升速率的同時(shí)降低延遲，確保多設(shè)備在樹型拓?fù)渲袑?shí)現(xiàn)高效通信。

這些技術(shù)升級(jí)使PCIe 6.0完美適配AI訓(xùn)練、機(jī)器學(xué)習(xí)、云計(jì)算、超大規(guī)模數(shù)據(jù)中心等新興場(chǎng)景的高帶寬需求，為5G、高端存儲(chǔ)、視覺計(jì)算等領(lǐng)域的發(fā)展提供了核心支撐。

作為一場(chǎng)重構(gòu)硬件通信規(guī)則的技術(shù)革命，PCIe 6.0以64 GT/s的高速性能，進(jìn)一步鞏固了其在計(jì)算機(jī)系統(tǒng)互聯(lián)中的核心地位，重新定義了硬件設(shè)備間數(shù)據(jù)傳輸?shù)男蔬吔纭?/p>

PCIe 7.0:

通過(guò)光學(xué)重定時(shí)器突破傳輸限制

2024年，PCI-SIG組織已經(jīng)公布了PCIe 7.0標(biāo)準(zhǔn)。

PCIe 7.0延續(xù)了歷代版本的性能躍升路徑，在PCIe 6.0基礎(chǔ)上實(shí)現(xiàn)帶寬翻倍，每通道傳輸速率提升至128GT/s，x16通道雙向帶寬可達(dá)512GB/s，單通道帶寬約16GB/s，進(jìn)一步滿足數(shù)據(jù)中心與AI應(yīng)用的極致性能需求。

技術(shù)上，PCIe 7.0沿用PCIe 6.0的PAM4調(diào)制與FLIT模式下的1b/1b編碼方案，并保持對(duì)前代標(biāo)準(zhǔn)的向下兼容性。

根據(jù)PCI-SIG規(guī)劃，該標(biāo)準(zhǔn)將在草案階段重點(diǎn)優(yōu)化信道參數(shù)與能效水平，正本規(guī)范于2025年完成制定，將于2027年完成預(yù)發(fā)布測(cè)試 。

值得關(guān)注的是，PCIe 7.0有望引入光學(xué)連接方案以增強(qiáng)長(zhǎng)距離傳輸性能，而行業(yè)普遍認(rèn)為其全面普及或?qū)⑼七t至2028年左右。這一升級(jí)將為高速互聯(lián)技術(shù)注入新動(dòng)能，持續(xù)支撐數(shù)據(jù)密集型場(chǎng)景的發(fā)展需求。

除了發(fā)布規(guī)范之外，PCI-SIG 還宣布了新的光纖互連規(guī)范修訂，以實(shí)現(xiàn)更高的PCIe技術(shù)性能。“光學(xué)感知重定時(shí)器工程變更通知 ”修訂了PCIe 6.4規(guī)范和新的PCIe 7.0規(guī)范，納入了基于PCIe重定時(shí)器的解決方案，從而提供了首個(gè)通過(guò)光纖實(shí)現(xiàn)PCIe技術(shù)的行業(yè)標(biāo)準(zhǔn)化方法。預(yù)計(jì)該技術(shù)將首先應(yīng)用于人工智能/機(jī)器學(xué)習(xí)和云等數(shù)據(jù)中心應(yīng)用，同時(shí)隨著PCIe技術(shù)逐漸普及，預(yù)計(jì)眾多細(xì)分市場(chǎng)將出現(xiàn)創(chuàng)新用例。

在高速數(shù)據(jù)傳輸和計(jì)算需求日益增長(zhǎng)的今天，PCIe 正在經(jīng)歷一場(chǎng)前所未有的光互聯(lián)革命。半導(dǎo)體行業(yè)觀察此前文章中對(duì)此有詳細(xì)描寫，在此不再贅述。

PCIe 8.0:繼續(xù)延續(xù)帶寬翻倍傳統(tǒng)

2025年8月，PCI-SIG協(xié)會(huì)宣布正在開發(fā)的PCIe 8.0規(guī)范將把數(shù)據(jù)速率提升至256GT/s，相較PCIe 7.0再度實(shí)現(xiàn)翻倍，并計(jì)劃于2028年向會(huì)員發(fā)布。通過(guò)x16通道配置，PCIe 8.0的雙向帶寬將達(dá)到1TB/s，為高帶寬計(jì)算場(chǎng)景帶來(lái)前所未有的性能空間。

根據(jù)PCI-SIG的說(shuō)明，PCIe 8.0規(guī)范在性能提升的同時(shí)，將繼續(xù)保持向后兼容性并滿足低延遲、可靠性和功耗優(yōu)化的設(shè)計(jì)目標(biāo)。關(guān)鍵特性包括:

• 256.0 GT/s原始比特率，x16配置實(shí)現(xiàn)1 TB/s雙向傳輸速率

• 引入新的連接器技術(shù)，滿足更高信號(hào)完整性需求

• 優(yōu)化延遲與FEC機(jī)制，確?？煽啃?/p>

• 增強(qiáng)協(xié)議功能以提升有效帶寬利用率

• 持續(xù)降低功耗，滿足綠色數(shù)據(jù)中心與移動(dòng)計(jì)算需求

根據(jù)PCI-SIG公布的速率發(fā)展趨勢(shì)能看到，PCIe標(biāo)準(zhǔn)平均每三到四年完成一次速度翻倍迭代。在PCIe 7.0到8.0的躍遷中，通道信號(hào)質(zhì)量、走線設(shè)計(jì)和封裝材料都將面臨新的挑戰(zhàn)。

未來(lái)，PCIe 8.0可能推動(dòng)以下技術(shù)發(fā)展方向:

• 先進(jìn)封裝與芯片間互連:協(xié)同設(shè)計(jì)將成為高性能計(jì)算平臺(tái)的核心競(jìng)爭(zhēng)力。

• 光互連技術(shù):在更高傳輸速率下，電信號(hào)完整性受限，光互連或?qū)⒃赑CIe 9.0甚至更早的擴(kuò)展中引入。

• 系統(tǒng)功耗優(yōu)化:數(shù)據(jù)中心對(duì)能效的嚴(yán)苛要求將促使PCIe協(xié)議持續(xù)迭代低功耗特性。

PCIe的市場(chǎng)解析與優(yōu)勢(shì)圖譜

PCIe1.0-8.0的帶寬對(duì)比表格

在過(guò)去二十多年中，PCIe技術(shù)一直是高性能、低延遲I/O連接的首選解決方案。從1.0的2.5 GT/s到7.0的128 GT/s，再到8.0的256 GT/s，PCIe幾乎每一代都將速率翻倍，顯示出技術(shù)發(fā)展的迅猛速度。

這一趨勢(shì)的背后，是計(jì)算需求的持續(xù)爆發(fā)，也反映出PCIe技術(shù)對(duì)高性能計(jì)算、數(shù)據(jù)傳輸需求持續(xù)增長(zhǎng)的支撐作用。

• AI/ML訓(xùn)練與推理:大模型訓(xùn)練已突破數(shù)千億參數(shù)規(guī)模，GPU、AI加速卡和存儲(chǔ)系統(tǒng)的互連需求激增。

• 高速網(wǎng)絡(luò)與邊緣計(jì)算:低延遲傳輸和海量數(shù)據(jù)處理要求更高的I/O帶寬支持。

• 量子計(jì)算與HPC:需要高吞吐、低延遲的系統(tǒng)級(jí)互連架構(gòu)。

• 汽車與國(guó)防領(lǐng)域:自動(dòng)駕駛和航空電子對(duì)實(shí)時(shí)性和可靠性的要求使高速總線標(biāo)準(zhǔn)成為關(guān)鍵組件。

從應(yīng)用市場(chǎng)來(lái)看，PCle在多個(gè)行業(yè)場(chǎng)景中有著不同的應(yīng)用情況。云計(jì)算領(lǐng)域占據(jù)最大份額，預(yù)計(jì)將持續(xù)主導(dǎo)PCle架構(gòu)在數(shù)據(jù)中心和服務(wù)器領(lǐng)域的應(yīng)用市場(chǎng)；在汽車市場(chǎng)中，PCle的采用率自2020年起穩(wěn)步上升，這是由于汽車行業(yè)對(duì)AI和ADAS需求增長(zhǎng)所致；移動(dòng)設(shè)備市場(chǎng)中，PCle的市場(chǎng)份額穩(wěn)定在10%-20%左右，主要用于智能設(shè)備和高效互聯(lián)技術(shù)；消費(fèi)類電子市場(chǎng)里，PCle的份額逐步擴(kuò)大，在家庭設(shè)備和個(gè)人電腦中持續(xù)得到應(yīng)用；而在工業(yè)領(lǐng)域，隨著工業(yè)自動(dòng)化和IoT的發(fā)展，PCle的采用率呈緩慢增長(zhǎng)趨勢(shì)，其重要性日益凸顯。

圖源:FMS

具體來(lái)看，PCIe接口憑借其高帶寬和低延遲的特性，被廣泛應(yīng)用于各類計(jì)算設(shè)備中:

• 圖形處理器:PCIe接口用于連接高性能GPU，為圖形渲染、人工智能訓(xùn)練等任務(wù)提供高速數(shù)據(jù)傳輸通道；

• CPU與主板芯片組通信:CPU處理器通過(guò)PCIe通道與主板南橋芯片連接，控制周邊設(shè)備(如USB、SATA接口)；

• 固態(tài)硬盤:PCIe接口被廣泛用于NVMe SSD，顯著提升了存儲(chǔ)設(shè)備的讀寫速度；

• 網(wǎng)絡(luò)接口卡:高帶寬的網(wǎng)絡(luò)接口卡通常采用PCIe接口，確保數(shù)據(jù)傳輸?shù)母咝裕?/p>

• 高性能計(jì)算:在HPC系統(tǒng)中，PCIe接口用于連接不同計(jì)算節(jié)點(diǎn)和存儲(chǔ)設(shè)備，以實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。

不難理解，PCIe作為廣泛采用的芯片間互聯(lián)協(xié)議，其架構(gòu)優(yōu)勢(shì)在于減少了互操作性挑戰(zhàn)。這一特性有助于用戶實(shí)現(xiàn)異構(gòu)計(jì)算，即將CPU、GPU和AI加速器進(jìn)行結(jié)合，通過(guò)標(biāo)準(zhǔn)化的互聯(lián)技術(shù)，極大地提升了異構(gòu)計(jì)算的效率和性能。

尤其是在對(duì) AI 技術(shù)的支持方面，PCIe具有高帶寬、低延遲和兼容性的特點(diǎn)，這些特性使其成為支持AI技術(shù)廣泛部署和增長(zhǎng)的重要基石。其前向和后向兼容性幫助決策者在部署AI技術(shù)時(shí)提高靈活性，能夠有效縮短部署周期，并且降低部署風(fēng)險(xiǎn)，這使得PCIe在AI行業(yè)的采用率將會(huì)很高。

基于此，有相關(guān)數(shù)據(jù)預(yù)測(cè)，到2030年，PCIe技術(shù)在AI市場(chǎng)的總可用市場(chǎng)預(yù)計(jì)可達(dá)27.84億美元，年均復(fù)合增長(zhǎng)率為22%。其中，邊緣AI市場(chǎng)預(yù)計(jì)將以50%的年均復(fù)合增長(zhǎng)率快速增長(zhǎng)，這是由于企業(yè)不斷部署邊緣服務(wù)器且AI技術(shù)日益普及。

PCIe挑戰(zhàn)與競(jìng)合:

專用技術(shù)沖擊下的突圍之路

PCIe接口從2001年發(fā)展至今，在協(xié)議的完整性上已經(jīng)建立足夠高的“護(hù)城河”。

但隨著行業(yè)不斷演進(jìn)，在GPU卡間互聯(lián)系統(tǒng)中，PCIe作為傳統(tǒng)互聯(lián)接口正面臨顯著挑戰(zhàn)。該系統(tǒng)采用CPU與GPU分離的架構(gòu)，CPU負(fù)責(zé)任務(wù)調(diào)度，GPU專注并行計(jì)算，而處理器間的互聯(lián)帶寬和拓?fù)浣Y(jié)構(gòu)直接影響性能發(fā)揮。

傳統(tǒng)架構(gòu)中，GPU通過(guò)PCIe連接CPU導(dǎo)致無(wú)法直接點(diǎn)對(duì)點(diǎn)通信，且CPU提供的PCIe通道數(shù)量限制了GPU擴(kuò)展；即便借助PCIe Switch實(shí)現(xiàn)多GPU接入和P2P通信，隨著GPU占比攀升，PCIe帶寬遠(yuǎn)低于處理器與本地內(nèi)存的帶寬，逐漸成為系統(tǒng)性能瓶頸。

為突破這一限制，英偉達(dá)和AMD分別推出NVLink、Infinity Fabric等面向GPU的高速互聯(lián)技術(shù)，通過(guò)更高帶寬和更低延遲提升數(shù)據(jù)傳輸效率，支持大規(guī)模GPU集群構(gòu)建，充分釋放計(jì)算潛力。但此類技術(shù)屬于廠商私有方案，難以跨平臺(tái)適配其他GPU場(chǎng)景，存在生態(tài)封閉性局限，也推動(dòng)了開放異構(gòu)智能加速系統(tǒng)的探索。

在此背景下，2024年5月由Google、Meta、微軟、AMD、Intel等科技巨頭聯(lián)合成立的UALink聯(lián)盟應(yīng)運(yùn)而生。該聯(lián)盟致力于開發(fā)開放的行業(yè)標(biāo)準(zhǔn)，聚焦AI數(shù)據(jù)中心GPU網(wǎng)絡(luò)通信優(yōu)化，旨在打破英偉達(dá)在該領(lǐng)域的主導(dǎo)地位，通過(guò)匯聚行業(yè)力量提供更高效、靈活的跨平臺(tái)解決方案，響應(yīng)人工智能對(duì)高速數(shù)據(jù)傳輸?shù)钠惹行枨螅苿?dòng)技術(shù)合作與創(chuàng)新發(fā)展。

此外，在PCIe面臨NVLink等專用互聯(lián)技術(shù)沖擊、帶寬瓶頸逐漸凸顯的趨勢(shì)下，Intel早在2019年3月還推出了CXL協(xié)議接口，為高性能異構(gòu)計(jì)算場(chǎng)景提供新的互聯(lián)解決方案。

CXL采用“兼容演進(jìn)”策略，將協(xié)議封裝于PCIe鏈路層數(shù)據(jù)包中傳輸，在CPU端的PCIe總控后端通過(guò)事務(wù)標(biāo)識(shí)分流CXL專屬事務(wù)至專門處理邏輯，實(shí)現(xiàn)了與PCIe 5.0接口規(guī)格的兼容，可直接在PCIe 5.0架構(gòu)上運(yùn)行，既延續(xù)了PCIe的硬件生態(tài)基礎(chǔ)，又進(jìn)一步鞏固了其在計(jì)算機(jī)系統(tǒng)中的核心影響力。

該協(xié)議的核心目標(biāo)是實(shí)現(xiàn)CPU與GPU、FPGA及其他加速器之間的高速高效互聯(lián)，滿足異構(gòu)計(jì)算對(duì)低延遲、高帶寬數(shù)據(jù)交互的需求。從生態(tài)布局來(lái)看，Intel通過(guò)構(gòu)建這一通往內(nèi)存的“高速路”，試圖在GPU、DPU等加速設(shè)備的互聯(lián)中掌握主導(dǎo)權(quán)——例如第四代英特爾至強(qiáng)可擴(kuò)展處理器最多支持4個(gè)CXL設(shè)備，兼容CXL Type1和Type2類型，通過(guò)設(shè)備接入數(shù)量與類型的控制形成對(duì)加速設(shè)備的制衡。目前NVIDIA等廠商也已加入CXL聯(lián)盟，這一開放協(xié)議不僅為內(nèi)存密集型和IO密集型場(chǎng)景提供更高性能價(jià)值，更成為Intel在高速互聯(lián)領(lǐng)域應(yīng)對(duì)技術(shù)挑戰(zhàn)、平衡行業(yè)生態(tài)的關(guān)鍵布局。

在AI時(shí)代網(wǎng)絡(luò)互聯(lián)技術(shù)的選型中，PCIe、NVLink、CXL等方案的選擇成為行業(yè)關(guān)注的焦點(diǎn)。

不過(guò)，這一選擇并非單一技術(shù)優(yōu)劣的判斷，而是需要結(jié)合多重維度綜合考量，未來(lái)技術(shù)格局的演變不僅依賴于技術(shù)創(chuàng)新的突破，更受市場(chǎng)需求導(dǎo)向與行業(yè)協(xié)作生態(tài)的深刻影響。對(duì)于企業(yè)而言，在AI網(wǎng)絡(luò)互聯(lián)的技術(shù)抉擇中，需基于自身對(duì)性能指標(biāo)、成本控制、應(yīng)用場(chǎng)景適配及長(zhǎng)期發(fā)展兼容性的綜合評(píng)估，才能在動(dòng)態(tài)變化的技術(shù)浪潮中找到最適合的路徑。

目前數(shù)據(jù)中心中廣泛使用的代次是PCIe 5.0和PCIe 6.0；2027年后PCIe 7.0或?qū)㈤_始大規(guī)模采用，逐漸普及并接替前代標(biāo)準(zhǔn)；PCIe 8.0的規(guī)?；瘧?yīng)用預(yù)計(jì)出現(xiàn)在2030年以后，將進(jìn)一步提升帶寬和傳輸性能。

圖源:FMS

那么，PCIe傳輸速率每代次翻倍，是否具有可持續(xù)性？

對(duì)此有專家表示，盡管PCIe傳輸速率每代次翻倍的趨勢(shì)雖然已持續(xù)了很多年，但其可持續(xù)性逐漸面臨多方面的挑戰(zhàn)。從技術(shù)和物理層面來(lái)看，這一增長(zhǎng)趨勢(shì)并非無(wú)限持續(xù)。如果要確保傳輸速率的持續(xù)增長(zhǎng)，還將在諸多技術(shù)方面發(fā)揮重要作用，例如:

• 先進(jìn)信號(hào)調(diào)制，例如采用的PAM4調(diào)制技術(shù)，在未來(lái)可能進(jìn)一步優(yōu)化或引入更復(fù)雜的信號(hào)編碼。

• 光互連技術(shù)替代銅線傳輸?shù)牟糠窒拗?，光纖互連可實(shí)現(xiàn)更高帶寬和更低功耗。

• 封裝與材料創(chuàng)新通過(guò)改進(jìn)主板布線、半導(dǎo)體材料和封裝技術(shù)，減少信號(hào)損耗。

• 更高效的錯(cuò)誤糾錯(cuò)技術(shù)優(yōu)化FEC和CRC等技術(shù)，降低高速傳輸?shù)恼`碼率。

展望未來(lái)，PCIe技術(shù)的速率演進(jìn)將深度踐行“光-電協(xié)同、軟硬結(jié)合、場(chǎng)景泛化”的發(fā)展邏輯。從PCIe 8.0實(shí)現(xiàn)256 GT/s的帶寬突破，到更長(zhǎng)遠(yuǎn)的技術(shù)迭代，其核心突破路徑清晰可辨:通過(guò)光互連技術(shù)打破電信號(hào)傳輸?shù)奈锢砥款i，依托協(xié)議架構(gòu)創(chuàng)新提升傳輸效率，借助智能化調(diào)度優(yōu)化資源分配。這種多維協(xié)同的技術(shù)路線，旨在高速率、低延遲、高可靠性與成本效益之間構(gòu)建精準(zhǔn)平衡。

作為支撐數(shù)字基礎(chǔ)設(shè)施的核心互聯(lián)技術(shù)，PCIe不僅將持續(xù)鞏固在通用計(jì)算領(lǐng)域的基石地位，更將成為AI訓(xùn)練集群、量子-經(jīng)典混合計(jì)算等前沿場(chǎng)景的“數(shù)字高速公路”。其開放生態(tài)與持續(xù)進(jìn)化能力，將為數(shù)字經(jīng)濟(jì)的規(guī)?；瘎?chuàng)新提供堅(jiān)實(shí)的技術(shù)底座，推動(dòng)計(jì)算架構(gòu)向更高效、更靈活、更具擴(kuò)展性的未來(lái)演進(jìn)。

今天是《半導(dǎo)體行業(yè)觀察》為您分享的第4121期內(nèi)容，歡迎關(guān)注。

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